Меню
Главная
Авторизация/Регистрация
 
Главная arrow Информатика arrow Архитектура ЭВМ и вычислительных систем

Узлы ЭВМ

Узлом ЭВМ называется совокупность функционально связанных элементов, предназначенных для выполнения определенных операций над двоичными словами. Узлы ЭВМ являются основными элементами реализации аппаратных функций ЭВМ (преобразование, передача, хранение и управление информацией). Они обеспечивают преобразование кодов, подсчет импульсов, сравнение кодов, сдвиг двоичных слов.

По выполняемым функциям узлы делятся на регистры, сумматоры (накапливающего типа), счетчики, дешифраторы, шифраторы, мультиплексоры, демультиплексоры, схемы сравнения кодов, программируемые логические матрицы (ПЛМ), аналого-цифровые и цифроаналоговые преобразователи (АЦП и ЦАП) и пр.

Регистр — узел ЭВМ, предназначенный для хранения двоичных слов и выполнения над ними некоторых логических операций. Регистр представляет собой совокупность триггеров, число которых соответствует числу разрядов в слове, и вспомогательных схем, обеспечивающих выполнение некоторых операций, таких как:

  • • установка регистра в 0 — сброс;
  • • прием слова;
  • • выдача слова;
  • • сдвиг слова влево или вправо на требуемое количество разрядов;
  • • преобразование последовательного кода в параллельный и наоборот;
  • • разрядные логические операции.

По способу приема и выдачи информации регистры делятся на:

  • • параллельные;
  • • сдвиговые;
  • • комбинированные.

Параллельные регистры. Используются для выполнения операций приема, хранения, выдачи и поразрядных логических операций над словами и представляют собой совокупность ЯБ-, /)- и Г-триггеров, имеющих связанные входные и выходные цепи (рис. 2.6).

Сдвиговые регистры. Используются для выполнения следующих операций:

1) умножение на 2к, если сдвиг осуществляется на к разрядов в сторону старших разрядов;

Параллельный регистр

Рис. 2.6. Параллельный регистр:

ПЧ — прием числа; СБ — сброс регистра в 0; ВПК — выдача прямого кода;

ВОК — выдача обратного кода

  • 2) умножение на 2~к, если сдвиг осуществляется на к разрядов в сторону младших разрядов;
  • 3) преобразование кода из параллельного в последовательный и обратно.

Самая простая схема сдвигового регистра строится на /)-триг-герах и имеет вид, приведенный на рис. 2.7.

Прямой выход 0, предыдущего разряда поступает на информационный вход й последующего разряда. Благодаря этому каждый синхросигнал устанавливает последующий триггер в состояние, в котором до этого находился предыдущий разряд, осуществляя тем самым сдвиг информации на разряд влево (или вправо).

Реверсивные регистры сдвига. Обеспечивают возможность сдвига информации как влево, так и вправо (рис. 2.8).

/

О

с

т

0.

э

с

т

02

о

с

т

'

Го,

• • •

Ш2

?

а,

п

Синхроимпульсы

Рис. 2.7. Простейший сдвиговый регистр

Цепь сдвига

Рис. 2.8. Реверсивный регистр сдвига

Если сигнал на шине N равен «1», то потенциал на входе /) /-го триггера определяется выходом 0М триггера, стоящего слева от него (/- 1). Если сигнал равен «О», то потенциал на входе /) /'-го триггера определяется выходом 0М триггера, стоящего справа от него (/ + 1).

Счетчик — накопительный узел ЭВМ, предназначенный для подсчета числа импульсов, поступивших на его вход. По структуре различают счетчики:

  • • с последовательным переносом;
  • • сквозным переносом;
  • • параллельным переносом;
  • • групповым переносом.

В зависимости от алгоритма реализации выделяют счетчики:

  • • суммирующие;
  • • вычитающие;
  • • реверсивные;
  • • с предустановкой.

В зависимости от модуля счета счетчики бывают:

  • • двоичные;
  • • десятичные.

К характеристикам счетчиков относят:

  • • коэффициент пересчета (число состояний счетчика) М (количество импульсов, поступивших на вход счетчика, которые переводят его в исходное состояние). Между числом разрядов счетчика п и коэффициентом пересчета М существует соотношение п > ^(М + 1);
  • • время реакции (регистрации) — интервал времени /рег между поступлением входного сигнала и окончанием самого длительного переходного процесса в счетчике;
  • • разрешающую способность — минимальный допустимый период (или максимальная частота) следования входных сигналов, при котором счетчик работает без сбоев.

Счетчик с последовательным переносом. Строится на основе Г-триггеров (рис. 2.9).

X

Я

Т

я

т

0,

<72

т

я

т

Ог

%

т

я

т

Оп

1

'

1

СБ

Рис. 2.9. Счетчик с последовательным переносом

Здесь Грсг = пхТ, где п — разрядность счетчика, хт — время переключения триггера. Чем больше разрядность слова, тем больше время регистрации, поэтому счетчик имеет наиболее низкое быстродействие.

Счетчик со сквозным переносом. Увеличить быстродействие счетчика можно за счет организации цепей сквозного переноса между разрядами счетчика (рис. 2.10). В этом случае /рег = тт + (п - 1)ти, где ти — время срабатывания схемы «И».

Вентиль сквозного переноса

Счетчик со сквозным переносом

Рис. 2.10. Счетчик со сквозным переносом

Счетчик с параллельным переносом имеет максимальное быстродействие. Здесь / = тт + ти.

Счетчик с групповым переносом. Из-за конечности коэффициентов объединения элементов «И» число разрядов в счетчике с параллельным переносом не может быть очень большим (обычно не более 8 разрядов). Если же требуется больше разрядов, то целесообразно использовать групповой перенос, при котором переносы внутри группы формируются параллельно, а между группами или последовательно, или параллельно.

Вычитающий счетчик. Строится по принципу суммирующего счетчика, только подача сигналов осуществляется с инверсных выходов предыдущих разрядов.

Реверсивный счетчик. В зависимости от наличия сигнала сложения или вычитания ведет счет в прямом или обратном направлениях.

Счетчик с предустановкой. Используется, например, в качестве счетчика команд (СчАК) — см. рис. 2.23. Позволяет вначале переслать некоторый код в счетчик, а затем продолжить прерванный счет, начиная с этого кода, записанного в счетчике.

Пересчетная схема. Отличается от счетчиков способом снятия результата. В счетчиках показания снимаются в параллельном коде. В пересчетных схемах единичный сигнал формируется на выходе после подачи определенного количества импульсов на входе.

Сумматор — узел ЭВМ, выполняющий суммирование двоичных кодов чисел. Он является узлом преобразования информации. Различают комбинационные и накапливающие сумматоры.

В комбинационных сумматорах оба слагаемых подаются одновременно. При этом на выходах сумматоров фиксируется сумма, которая существует до тех пор, пока на входах действуют слагаемые.

В накапливающих сумматорах в начале подается 1 -е слагаемое, которое запоминается сумматором. После подачи 2-го слагаемого в сумматоре образуется сумма, которая тоже запоминается.

В зависимости от способов обработки разрядов слагаемых различают сумматоры:

  • • последовательного действия (разряды обрабатываются последовательно один за другим, начиная с младшего);
  • • параллельного действия (все слагаемые обрабатываются одновременно, как правило, за один рабочий такт);
  • • последовательно-параллельного действия (одновременно обрабатывается группа разрядов, а между группами обработка идет последовательно).

В зависимости от способа реализации переносов различают сумматоры:

  • • с последовательным переносом;
  • • сквозным переносом;
  • • параллельным переносом;
  • • групповым переносом.

Многоразрядные сумматоры строятся как совокупность одноразрядных (см. рис. 1.14).

Комбинационный сумматор параллельного действия с последовательным переносом. Такие сумматоры строятся на основе композиции одноразрядных полных сумматоров. Обработка слагаемых происходит одновременно во всех разрядах. Сигнал переноса, который вырабатывается в младших разрядах, последовательно распространяется в цепях переноса к старшим разрядам. Например, схема вычисления суммы 51 = (у3 у2 у, 50) двух двоичных трехразрядных чисел Л = 2 ах я0) и В = (Ь2 Ьх Ь0) может иметь вид, приведенный на рис. 2.11.

А3 Й3 Ь2 а2 Ьх <7, А0 а{) р{)

52 5,

Рис. 2.11. Изображение полного двоичного многоразрядного сумматора на схемах (я); фрагмент (три разряда) принципиальной схемы многоразрядного сумматора (б)

Р4

Результат 5 = (53 52 5, 5д) б

Комбинационный сумматор параллельного действия с параллельным переносом. Применяется схема параллельного переноса (СПИ), формирующая перенос каждого разряда сумматора независимо и параллельно (рис. 2.12). Сложность СПИ уменьшается, если использовать зависимости между последующим и]) и предыдущим (/>,) переносами, которые выражаются так:

Ао i) Ао *o ло в0 s2

Сумматор параллельного действия с параллельным переносом

Рис. 2.12. Сумматор параллельного действия с параллельным переносом

Отсюда

Р] = а0 v Ь0 л Р0; Р2 = я, v Ьх д Рх; Ръ2 v b2 л Р2 ...

или

Р2 — Cl v Ь л Ь0 л Р0,

Р3 = а2 v л «,) v л Ьх л я0) v (bj л 6, л 60 л Я0);

• • •

Pi+1 =a,v(bi лflf.,)v(Af л6,_, Afl,.2)v ... v(^. л^_, л ... л^о a/J).

Комбинационный сумматор параллельного действия со сквозным последовательным переносом (рис. 2.13). Повысить быстродействие сумматора можно за счет упрощения цепей распространения переносов, если один вход с одноразрядного сумматора выделяется для этих целей:

P, + i =4 A Bi V (4 V Я,) Л />,

где xj =4 a Д — сигнал переноса, непосредственно обрабатывается в /-м разряде; У, =Д v Д — признак распространения сигнала переноса через /'-й разряд.

Комбинационный п-разрядный сумматор с групповым переносом. В таком сумматоре вводят обходные цепи распространения сигнала переноса, для этого сумматор разбива-

Комбинационный сумматор параллельного действия со сквозным

Рис. 2.13. Комбинационный сумматор параллельного действия со сквозным

последовательным переносом

ется на группы разрядов равной длины, как правило, по 4 или 8 разрядов. Внутри каждой группы создается параллельный перенос, а между группами может быть параллельный или последовательный перенос. Сигнал переноса, поступающий на вход младшего разряда группы при наличии условий распространения переносов во всех разрядах группы, подается на вход следующей группы в обход данной группы. Внутри группы находится блок, который вырабатывает сигнал переноса, и схема, которая вырабатывает распространение переноса Р. Такой блок называется схемой ускоренного переноса (СУП). В СУП выполняется параллельный перенос, а между группами может осуществляться параллельный или последовательный перенос.

Дешифратор — комбинационный узел, который предназначен для преобразования двоичного кода (х) на входе в управляющий сигнал (^) на одном из выходов (рис. 2.14, а). Если входов п, то выходных шин должно быть N = 2" (табл. 2.7, п = 3, У = 8). Если на вход дешифратора подается двоичный код, то на одном из выходов вырабатывается сигнал «1», а на остальных выходах сохраняется «О» (дешифратор преобразует код на входах в унитарный код на выходах).

Для трехвходового дешифратора можно записать логическое выражение выходов (см. также табл. 2.7):

^0

=

Л

Л х,;

=

Л

х2

Л X,;

^2

II

XI

Л

X 2

л х,;

Л

X 2

л х,;

^4

= Хч

Л

X 2

л х,;

^5

= *4

Л

X і

л х,;

^6

= *3

Л

X і

л х,;

^7

=

Л

X і

Л X, .

По структурному построению дешифраторы делятся на линейные и многокаскадные.

^0 ^3 ^4 ^5 ^6

х х2 х2 5

Рис. 2.14. Условное обозначение дешифратора в схемах (а); схема линейного

дешифратора (б)

Таблица 2.7. Пример таблицы состояний дешифратора

*1

х2

*3

*0

*2

*3

^4

^5

?6

0

0

0

1

0

0

0

0

0

0

0

0

0

1

0

1

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

0

0

1

1

0

0

0

1

0

0

0

0

1

0

0

0

0

0

0

1

0

0

0

1

0

1

0

0

0

0

0

1

0

0

1

1

0

0

0

0

0

0

0

1

0

1

1

1

0

0

0

0

0

0

0

1

У линейных дешифраторов все переменные х,, х2, х3 подаются одновременно (рис. 2.14, б). Схема дешифратора представляет собой набор из восьми трехвходовых элементов «И», на входы которых подаются все возможные комбинации прямых и инверсных значений входного кода (рис. 2.14, б).

Они обладают более высоким быстродействием, но более трех переменных одновременно подать нельзя, поэтому чаще применяются многокаскадные дешифраторы. Здесь количество элементов в каждом следующем разряде больше, чем в предыдущем. На вход первого каскада подается один слог, на вход следующего каскада — второй слог и результаты конъюнкций, произведенных в первом каскаде.

Простейший линейный дешифратор можно построить на диодной матрице (рис. 2.15, а). В этой схеме используется отрицательная логика. При подаче «1» на анод (коллектор) диода он закрывается. Если закрыты все три диода, подсоединенных к одной горизонтальной линии, то на этой линии появляется потенциал -Е, соответствующий уровню «1».

Диодная матрица (а), многокаскадный дешифратор (б)

Рис. 2.15. Диодная матрица (а), многокаскадный дешифратор (б)

Многокаскадный дешифратор можно организовать так, как это изображено на рис. 2.15, б. Два линейных дешифратора обрабатывают по два слова. В последнем каскаде образуются конъюнкции выходного сигнала первого каскада. Многокаскадные дешифраторы обладают меньшим быстродействием.

Шифратор — это узел ЭВМ с несколькими входами и выходами, преобразующий сигнал на одном из входов в код этого входа (рис. 2.16, а). Шифратор выполняет функцию, обратную относительно дешифратора. Примером шифратора является клавиатура, преобразующая сигналы клавиш в код этой клавиши.

  • - У
  • - У2
  • - Уз

Уо

У

Для построения шифраторов могут использоваться схемы «ИЛИ», на которые подаются прямые значения входного сигнала (рис. 2.16, б).

Таблица истинности работы шифратора, который имеет 3 входа и 2 выхода, приводится в табл. 2.8.

Таблица 2.8. Таблица истинности шифратора

*3

х2

*1

У

УО

0

0

1

0

1

0

1

0

1

0

1

0

0

1

1

Мультиплексор — узел ЭВМ, осуществляющий передачу сигналов с одной из входных линий в выходную (рис. 2.17). Выбор выходной линии производится управляющим кодом, поступающим

  • 0)

л

§

х

_0

СО

3

х

л

со

б

§

X

со

в

на входы мультиплексора, т. е. в мультиплексорах различают управляющие и информационные входы. Если управляющих кодов к, то информационных кодов 2к. Мультиплексор обеспечивает временное объединение каналов и является основным узлом, реализующим аппаратную функцию передачи данных.

Демультиплексор выполняет функцию, обратную функции мультиплексора, и используется для временного разделения данных, поступающих от одного источника, по каналам. Это узел ЭВМ, осуществляющий передачу информации, поступающей на общий вход, на одну из выходных линий (рис. 2.18). Выбор линии выхода производится кодом, поступающим на управляющие входы демультиплексора, т. е. он имеет одну информационную линию и несколько управляющих.

X

X

о

§

X

X

со

[=

а

Вход X

6

Л

в

Рис. 2.18. Демультиплексор: а, 6 — обозначения на схемах; в — схемная реализация

Схема сравнения чисел (цифровой компаратор) — узел ЭВМ, предназначенный для выдачи выходных сигналов «равно» (Е),

«больше» ((7), «меньше» (I) в зависимости от соотношения сравниваемых кодов А и В (рис. 2.19). Для того чтобы синтезировать /7-разрядную схему сравнения, вначале надо составить таблицу истинности для /-го разряда (табл. 2.9).

Таблица 2.9. Таблица истинности сравнения для 1-го разряда компаратора

Ьі

?/

//

Єі

0

0

0

0

1

0

1

0

1

0

1

0

1

0

0

1

1

0

0

1

Значения выходов /'-го разряда, очевидно, равны:

& = я, л А,; /,. = а1 л Ь1; е, = а1 л Ъ1 л с/, л 6,,

т. е. gj =1, если й( = 1 и 6, =0; /, =1, если я, =0 и 6, =1;

если я,. = Ь; .

Значение ?, равное «1», означает равенство двух /7-разрядных кодов, и оно вычисляется как конъюнкция одноразрядных функций равнозначностей е

Е =е{ А е2 А ... А еп.

Функция (7 определяется в соответствии с правилами формирования переноса в параллельном сумматоре, только продвижение переносов осуществляется от старших к младшим разрядам:

С = 8п V А е „) V ^п_2 А еп_х А е„ ) V ...

... V Л 2 А еъ А ... Л еп_{ А еп).

Отношение Ь определяется как совместное наступление событий Е и С:

Ь = Е а (7.

Программируемые логические матрицы (ПЛМ). ПЛМ — узел ЭВМ, предназначенный для реализации системы булевых функций. ПЛМ — это комбинационная схема с регулярной структурой, которая реализуется обычно в виде интегральной схемы.

В ней входы хх, х2, х3, ..., х„ и выходы у{, у2, у3, ..., уп связаны двумя матрицами и логическими элементами «НЕ», «ИЛИ», «И».

Структурно ПЛМ состоит из двух матриц Мх и М2 (рис. 2.20).

(матрица «И») формирует к промежуточных конъюнкций от п входных переменных (или их инверсий), а М2 (матрица «ИЛИ») — т дизъюнкций от к конъюнкций.

При построении матриц Мх и М2 на пересечении горизонтальных и вертикальных линий включаются транзисторы. В матрице Му входные сигналы и их инверсии коммутируются через транзисторы с горизонтальными линиями 1к, образуя логическое произведение входов:

1к = Ху А х2 А хз А ... А Xп .

Количество функций 1к будет зависеть от числа логических объектов, формирующих вертикальные линии.

У У2 ... Ут

х х2 . . . хп

Рис. 2.20. Структура программируемой логической матрицы (ПЛМ)

Далее, выходные сигналы ут в матрице М2, соответствующие функциям,

Ут =Zl V Z2 V 13 V ... V 1к.

Информация заносится в ПЛМ путем установки связей между горизонтальными и вертикальными линиями. Этот процесс называется программированием матриц.

Цифроаналоговый преобразователь (ЦЛП, БАС) предназначен для преобразования числа, представленного «-разрядным двоичным кодом в выходное напряжение — пропорциональную аналоговую величину. Схемы ЦАП строятся с использованием операционных усилителей (ОУ). В основу преобразования положено ступенчатое изменение коэффициента передачи ОУ пропорционально коду числа на входе путем коммутации сопротивлений на входе ОУ.

В состав ЦАП входят (рис. 2.21):

  • • регистр /?(7, предназначенный для хранения входного преобразуемого двоичного кода;
  • • ОУ с сопротивлением обратной связи Ка;
  • • матрица сопротивлений /?,, Я2, ..., Яп (/?, =2/?,.+1);
  • • источник стабильного напряжения ?/оп;
  • • транзисторные ключи.
Принципиальная схема цифроаналогового преобразователя

Рис. 2.21. Принципиальная схема цифроаналогового преобразователя

Выходное напряжение ЦАП равно сумме напряжений включенных разрядов с учетом их веса:

П D

и = у ь -2-и

'“'вых / -/ Д п ^ ОН >

/=1 Л/

где (0 или 1) — значение /'-го разряда регистра RG.

Точность преобразования ЦАП определяется:

  • • стабильностью опорного напряжения Uon
  • • точностью изготовления сопротивлений /?,;
  • • количеством преобразуемых двоичных разрядов (п)
  • • точностью операционного усилителя.

Аналого-цифровой преобразователь (АЦП, ADC) основывается на операциях дискретизации сигнала по времени и квантовании по уровню (рис. 2.22). В процессе дискретизации через определенные интервалы времени измеряются мгновенные значения непрерывного сигнала.

АЦП с обратной связью

Рис. 2.22. АЦП с обратной связью

Суть операции квантования состоит в создании множества уровней, смещенных относительно друг друга на величину шага квантования.

По принципу действия АЦП делятся на два класса:

  • • прямого преобразования (без обратных связей);
  • • уравновешивающие (с обратными связями).

Рассмотрим в качестве примера АЦП поразрядного уравновешивания с использованием реверсивного счетчика, в состав которого входят (см. рис. 2.22):

  • • ГТЧ — генератор тактовой частоты;
  • • РС — реверсивный счетчик, на выходе которого формируется цифровое представление входного сигнала;
  • • ЦАП — цифроаналоговый преобразователь — преобразует выходной код счетчика в напряжение обратной связи ?/а;
  • • АК — амплитудный компаратор, который сравнивает напряжение с выхода ЦАП с преобразуемым входным напряжением их.

Компаратор переключает реверсивный счетчик:

  • • при их - ил >0 счетчик ведет счет в прямом направлении;
  • • при их — иа <0 счет идет в обратном направлении.
 
Если Вы заметили ошибку в тексте выделите слово и нажмите Shift + Enter
< Пред   СОДЕРЖАНИЕ   След >
 

Популярные страницы