Последовательностные устройства

Триггеры

Простейшая схема, позволяющая запоминать двоичную информацию, строится на основе простейших логических элементов «ИЛИ» или «И». Такая схема, построенная на элементах «И», приведена на рис. 3.39. Вход S (Set) позволяет устанавливать выход триггера Q в единичное состояние при подаче на его вход логического нуля. Вход R (Reset) позволяет сбрасывать выход триггера Q в нулевое состояние при подаче на его вход логического нуля.

Q

Q

Рис. 3.39. Схема простейшего триггера на схемах «И»

Входы Я и 5 инверсные (активный уровень ноль).

Точно так же можно построить /?5-триггер и на логических элементах «ИЛИ». Схема /^-триггера, построенного на логических элементах «ИЛИ», приведена на рис. 3.40. Единственное отличие будет

Рис. 3.40. Схема простейшего триггера на схемах «ИЛИ».

Входы прямые (активный уровень единица)

заключаться в том, что сброс и установка триггера будут производиться единичными логическими уровнями.

Так как триггер при построении его на различных элементах работает одинаково, то его изображение на принципиальных схемах тоже одинаково. Условно-графическое обозначение асинхронного /?5-триггера с инверсными входами на принципиальных схемах приведено на рис. 3.41.

DD1

К555ТР2

т

4:

Рис. 3.41. Условно-графическое обозначение асинхронного /W-триггера

с инверсными входами

Схема триггера позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется опасные гонки), то запоминать состояния логической схемы нужно только в определенные моменты времени, когда все переходные процессы закончены, т.е. цифровые схемы требуют синхросигнала. Все переходные процессы должны закончиться за время периода синхросигнала. Для таких цифровых схем требуются синхронные триггеры. Схема синхронного триггера приведена на рис. 3.42, а обозначение на принципиальных схемах — на рис. 3.43.

В приведенной схеме для записи логического нуля и логической единицы требуются разные входы, что не всегда удобно. Поэтому для запоминания дискретной информации применяются D-триггеры.

D-триггер (от англ, delay — задержка) запоминает состояние входа и выдает его на выход. D-триггеры имеют как минимум два

Условно-графическое обозначение синхронного триггера

Рис. 3.43. Условно-графическое обозначение синхронного триггера

входа: информационный /) и синхронизации С. Вход синхронизации С может быть статическим (потенциальным) и динамическим. У триггеров со статическим входом С информация записывается в течение времени, при котором уровень сигнала С= 1. В триггерах с динамическим входом С информация записывается только в течение перепада напряжения на входе С. Динамический вход изображают на схемах треугольником. Если вершина треугольника обращена в сторону микросхемы (прямой динамический вход), то триггер срабатывает по фронту входного импульса, если от нее (инверсный динамический вход) — по срезу импульса. В таком триггере информация на выходе может быть задержана на один такт по отношению к входной информации.Так как информация на выходе остается неизменной до прихода очередного импульса синхронизации, Л-триггер называют также триггером с запоминанием информации или триггером-защелкой. Рассуждая чисто теоретически, парафазный (двухфазный) /)-триггер можно образовать из любых /?5- или У/^-триггеров, если на их входы одновременно подавать взаимно-инверсные сигналы.

?>-триггер в основном используется для реализации защелки. Так, например, для снятия 32 бит информации с параллельной шины берут 32 Л-триггера и объединяют их входы синхронизации для управления записью информации в защелку, а 32 ?>-выхода подсоединяют к шине.

В одноступенчатых /)-триггерах во время прозрачности все изменения информации на входе /) передаются на выход ?). Там, где это нежелательно, нужно применять двухступенчатые (двухтактные, Master-Slave, MS) /)-триггеры.

Пример условного графического обозначения (УГО) /)-триггера со статическим входом синхронизации С приведен на рис. 3.44, с динамическим синхронным входом С и с дополнительными асинхронными инверсными входами S и R — на рис. 3.45.

Условно-графическое обозначение /)-триггера со статическим входом синхронизации С

Рис. 3.44. Условно-графическое обозначение /)-триггера со статическим входом синхронизации С

DD1

K555TM2

^5

т

2

_5_

D

_з_

6_

ц

к

Рис. 3.45. Условно-графического обозначения ^-триггера с динамическим синхронным входом С и с дополнительными асинхронными инверсными входами У и Я

Во всех приведенных схемах синхросигнал работает по уровню, поэтому триггеры называются триггерами-защелками. Легче всего объяснить появление этого названия по временной диаграмме, приведенной на рис. 3.46.

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на его вход. Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации С с высокого уровня на низкий. Входные данные как бы «защелкиваются» в этот момент, отсюда и название — триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение, были разработаны триггеры, работающие по фронту. Схема такого триг-

>-

Ck

Qk

?*-

t

>-

t

Предыдущее

состояние

«Прозрачность»

«Защелкнутый» входной сигнал

f

Рис. 3.46. Временная диаграмма /)-триггера (защелки)

гера приведена на рис. 3.47, а условно-графическое обозначение на принципиальных схемах — на рис. 3.48.

Условно-графическое обозначение универсального D-триггера

Рис. 3.48. Условно-графическое обозначение универсального D-триггера

Счетчики

Счетчик числа импульсов — устройство, на выходах которого получается двоичный (двоично-десятичный) код, определяемый числом поступивших импульсов. Счетчики могут строиться на двухступенчатых /)-триггерах, Г-триггерах и .//^-триггерах.

Основной параметр счетчика — модуль счета — максимальное число единичных сигналов, которое может быть сосчитано счетчиком. Счетчики обозначают через СТ (от англ, counter).

Таблица истинности двоичного счетчика — последовательность двоичных чисел от нуля до Т - 1, где п — разрядность счетчика. На-

блюдение за разрядами чисел, составляющих таблицу, приводит к пониманию структурной схемы двоичного счетчика. Состояние младшего разряда при его просмотре по соответствующему столбцу таблицы показывает чередование нулей и единиц вида 01010101..., что естественно, так как младший разряд принимает входной сигнал и переключается от каждого входного воздействия. В следующем разряде наблюдается последовательность пар нулей и единиц вида 00110011.... В третьем разряде образуется последовательность из четверок нулей и единиц 00001111... и т.д. Из этого наблюдения видно, что следующий по старшинству разряд переключается с частотой, в два раза меньшей чем данный.

Так как счетный триггер делит частоту входных импульсов на два, то, сопоставив этот факт с указанной выше закономерностью, видим, что счетчик может быть построен в виде цепочки последовательно включенных счетных триггеров. Заметим, кстати, что согласно ГОСТу входы элементов изображаются слева, а выходы — справа. Соблюдение этого правила ведет к тому, что в числе, содержащемся в счетчике, младшие разряды расположены левее старших.

Пример асинхронного трехразрядного двоичного суммирующего счетчика приведен на рис. 3.49, а его условно-графическое обозначение — на рис. 3.50. Для построения этого счетчика использованы /АГ-триггеры с динамической синхронизацией по спаду синхросигнала. Каждый /АГ-триггер в счетчике включен в режим инвертирования своего состояния при переключении синхросигнала с высокого

Условно-графическое обозначение трехразрядного

Рис. 3.50. Условно-графическое обозначение трехразрядного

суммирующего счетчика

1

2

3

4

5

6

7

8

9

с

Оо

1

0

1

0

1

0

0

1

Оі

0

1

0

1

0

о2

0

1

0

0

1

2

3

4

5

6

7

0

1

Рис. 3.51. Временная диаграмма работы счетчика

уровня на низкий. Идеализированная временная диаграмма работы этого счетчика показана на рис. 3.51.

Быстродействие асинхронного счетчика определяется максимальной задержкой от изменения сигнала на его счетном входе до полного установления состояния всех его выходов. Проведем оценку быстродействия на примере переключения выходов счетчика после поступления восьмого синхросигнала на его вход (рис. 3.52), так как именно в этом такте время переключения выходов счетчика будет максимальным.

8

С

Л

О

о

о,

V ?

?

. V'3

Рис. 3.52. Оценка быстродействия асинхронного счетчика

По фронту 1—0 сигнала С(8) с задержкой сигнала, равной /т, на триггере (20 происходит изменение сигнала на выходе (20. Это изменение, в свою очередь, приведет к переключению сигнала с соответствующей задержкой относительно переключения (20. Вслед за этим с задержкой сигнала на следующем триггере переключится сигнал 02. То есть общее время задержки переключения сигналов на выходе трехразрядного счетчика составит 3/т. Очевидно, что для «-разрядного счетчика время задержки составит

Таким образом, с увеличением разрядности асинхронного счетчика увеличивается его задержка и, следовательно, уменьшается быстродействие. Этот недостаток устраняется в счетчиках, работающих по синхронной схеме. В них за счет дополнительных управляющих комбинационных схем обеспечивается одновременное переключение всех разрядов при поступлении сигнала на счетный вход (с задержкой, равной задержке одного триггера, вне зависимости от разрядности счетчика).

Обычно счетчик имеет вход установки в нулевое состояние (асинхронный сброс составляющих его триггеров в ноль). Некоторые счетчики имеют цепи установки в произвольное начальное состояние, с которого уже будет начинаться операция счета.

Регистры

Регистр хранения. Регистр — внутреннее запоминающее устройство процессора или внешнего устройства, предназначенное для временного хранения обрабатываемой или управляющей информации. Регистры представляют собой совокупность триггеров, количество которых равняется разрядности регистра, и вспомогательных схем, обеспечивающих выполнение некоторых элементарных операций. Набор этих операций в зависимости от функционального назначения регистра может включать в себя одновременную установку всех разрядов регистра в ноль, параллельную или последовательную загрузку регистра, сдвиг содержимого регистра влево или вправо на требуемое число разрядов, управляемую выдачу информации из регистра (обычно используется при работе нескольких схем на общую шину данных) и т.д.

Регистры хранения используются для приема, хранения и выдачи многоразрядного кода. Они представляют собой совокупность одноступенчатых триггеров (как правило, /)-типа) с общим входом синхронизации. Иногда в регистре имеется также и общий вход асинхронной установки всех триггеров в ноль. Схема четырехразрядного регистра хранения приведена на рис. 3.53, а его условно-графическое обозначение — на рис. 3.54.

Регистр сдвига. Регистр сдвига — регистр, обеспечивающий помимо хранения информации сдвиг влево или вправо всех разрядов одновременно на одинаковое число позиций. При этом выдвигаемые за пределы регистра разряды теряются, а в освобождающиеся разряды заносится информация, поступающая по отдельному внешнему

0

т

с

к

}

у2

0

/?б

0

1

2

1

3

2

С

3

Рис. 3.54. Условно-графическое обозначение четырехразрядного регистра хранения с асинхронным входом установки в ноль

входу регистра сдвига. Обычно эти регистры обеспечивают сдвиг кода на одну позицию влево или вправо. Но существуют и универсальные регистры сдвига, которые выполняют сдвиг как влево, так и вправо в зависимости от значения сигнала на специальном управляющем входе или при подаче синхросигналов на разные входы регистра. Регистр сдвига может быть спроектирован и таким образом, чтобы выполнять сдвиг одновременно не на одну, а на несколько позиций.

Регистры сдвига строятся на двухступенчатых триггерах. Схема четырехразрядного регистра, выполняющего сдвиг на один разряд от разряда 0 к разряду 3, показана на рис. 3.55, а его условно-графическое обозначение — на рис. 3.56. Ввод информации в данный регистр — последовательный через внешний вход IX). Регистр имеет вход асинхронной установки всех разрядов в ноль. Для наглядности каждый двухступечатый регистр представлен двумя одноступенчатыми

Структура регистра сдвига

Рис. 3.55. Структура регистра сдвига

О

0

0

0

1

2

с

3

Рис. 3.56. Условно-графическое обозначение четырехразрядного регистра

сдвига с асинхронным входом установки в ноль

с соответствующей организацией синхронизации первой и второй ступеней. Пунктиром обозначен реальный двухступенчатый триггер.

Идеализированная временная диаграмма работы регистра сдвига, структура которого представлена на рис. 3.55, показана на рис. 3.57.

С

я

оо

00'

00

017

01

02'

02

03'

03

Рис. 3.57. Временная диаграмма работы регистра сдвига

Предполагаем, что начальное состояние регистра следующее:

00 = 0; 01 = 1; 02=1; 03 = 0.

Работа регистра сдвига в каждом периоде сигнала синхронизации разбивается на две фазы: при высоком и при низком значении синхросигнала.

При высоком уровне синхросигнала проводится запись значения выхода (/'- 1)-го разряда регистра в первую ступень /-го разряда. Вторая ступень каждого разряда сохраняет свое прежнее значение. В этой фазе состояние первой ступени /-го триггера повторяет состояние второй ступени (/'- 1)-го триггера. Вторые ступени каждого триггера, а следовательно, и выходы регистра в целом остаются неизменными.

При низком уровне синхросигнала значение, записанное в первой ступени каждого триггера, перезаписывается в его вторую ступень. Запись в первую ступень триггера запрещена. В этой фазе состояния первой и второй ступеней каждого триггера становятся одинаковыми.

Поступление сигнала /? = 0 вне зависимости от значения сигнала на входе синхронизации С и сигнала на входе /)0 устанавливает все разряды регистра в нулевое состояние.

 
< Пред   СОДЕРЖАНИЕ     След >