Другие схемные элементы ЭВМ

Триггер (от англ, trigger — защелка, спусковой крючок) — электронная схема, широко применяемая в регистрах компьютера для запоминания одного разряда двоичного кода. Триггер имеет два устойчивых состояния, одно из которых соответствует двоичной единице, а другое — двоичному нулю.

Для обозначения этой схемы в английском языке часто употребляется термин flip-flop, что в переводе означает «хлопанье». Это звукоподражательное название электронной схемы указывает на ее способность мгновенно переходить («перебрасываться») из одного состояния в другое и обратно.

Самый распространенный тип триггера — так называемый /?5-триггер (S и R, соответственно, от английских set — установка и reset — сброс). Он имеет два симметричных входа S и R и два симметричных выхода Q и Q, причем _выходной сигнал Q является логическим отрицанием сигнала Q. Условное обозначение /?5-триггера приводится на рис. 1.15, а.

На каждый из двух входов S и R могут подаваться входные сигналы в виде кратковременных импульсов (рис. 1.16, а). На рис. 1.15, б показана реализация триггера на базе вентилей «ИЛИ-HE» и «И-НЕ».

Перечислим возможные комбинации значений входов R и S триггера, используя его схему и таблицу истинности схемы «ИЛИ-НЕ» (табл. 1.25, рис. 1.16, а).

1. Если на входы триггера подать S= 1, R = 0, то (независимо от состояния) на выходе Q верхнего вентиля появится «О». После

Варианты триггерных цепей

Рис. 1.15. Варианты триггерных цепей:

а — /^-триггер; б — его реализация; в — синхронный триггер; г — его реализация; д — УА'-триггер; е — Г-триггер; ж — /)-триггер

R

S

Q

Временные диаграммы функционирования

Рис. 1.16. Временные диаграммы функционирования: а — /?5-триггера; б — Г-триггера; в — D-триггера

Таблица 1.25. Таблица истинности для триггера

5

7?

0

0

0

0

Без изменений

0

1

1

0

1

0

0

1

1

1

Не определено

этого на входах нижнего вентиля окажется Я = О, 0 = 0 и выход О станет равным «1».

  • 2. При подаче «О» на вход 5 и «1» на вход Я на выходе 0 появится «О», а на 0 «1».
  • 3. Если на входы Я и ? одновременно подан логический «О», то состояние 0 И 0 не меняется.
  • 4. Состояние триггера при Я= 1 и 6’= 1 считается неопределенным, так как после снятия таких сигналов триггер не переходит однозначно в нужное состояние. Поэтому на состояние входов налагается условие У?х6’=0(/?д5=0).

Поскольку триггер может запомнить только один разряд двоичного кода, для запоминания байта нужно 8 триггеров, для запоминания килобайта, — соответственно, 8 х 210 = 8192 триггеров. Современные микросхемы памяти содержат миллионы триггеров.

/??-триггер позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется опасные гонки сигналов), то запоминать состояния логической схемы нужно только в определенные моменты времени, когда все переходные процессы закончены. То есть цифровые схемы требуют синхросигнала. Все переходные процессы должны закончиться за время периода синхросигнала. С этой целью используются синхронные триггеры. Схема синхронного триггера приведена на рис. 1.11, г, а обозначение на принципиальных схемах — на рис. 1.15, в.

Кроме Я51-триггеров известны также ЛС-, Т- и У)-триггеры. /Аэтриггер (рис. 1.15, д) содержит схемные дополнения, которые снимают неопределенность состояния при подаче «1» на оба входа. Теперь при этом происходит «переброс» схемы в противоположное состояние и О меняются местами — «О» переходит в «1» и наоборот) — табл. 1.26.

Таблица 1.26. Таблица истинности для Ж-триггера

У

к

0

(2

0

0

Без изменений

0

1

1

0

1

0

0

1

1

1

Переброс состояния

Г-триггер (см. рис. 1.15, е) имеет единственный вход (7), при подаче «1» на который (рис. 1.16, б) осуществляется «переброс» схемы (табл. 1.27).

Таблица. 1.27. Иллюстрация к действию Г-триггера

Т

0

0

0

Без изменений

1

Переброс состояния

Г-триггеры могут использоваться для создания двоичных счетчиков (например, счетчик адреса команд, обеспечивающий последовательную выборку слов из оперативной памяти).

/)-триггер (см. рис. 1.15, ж) имеет информационный вход 7) и вход синхронизации С. Состояние на выходе /)-триггера отражает информацию, поступившую на его информационный вход в течение воздействия синхросигнала (см. рис. 1.16, в).

Рассмотрим далее одноразрядные сумматоры.

Сумматор по модулю 2 является простейшим среди них и реализует операцию А хог В (исключающее ИЛИ, см. табл. 1.10). Обозначение на схемах и реализация сумматора по модулю 2 приводятся на рис. 1.17.

Полусумматор. Вспомним, что при сложении двоичных чисел образуется сумма в данном разряде, и при этом возможен перенос в старший разряд. Обозначим слагаемые (А, В), перенос (Р), сумму (?) и рассмотрим соответствующую данной операции табл. 1.28.

Сумматор по модулю 2

Рис. 1.17. Сумматор по модулю 2: а — обозначение на схемах; б — реализация

Таблица 1.28. Таблица сложения одноразрядных двоичных чисел с учетом переноса в старший разряд

Слагаемые

Перенос

Сумма

А

В

Р

5

0

0

0

0

0

1

1

0

1

1

1

1

Из этой таблицы очевидно, что перенос можно реализовать с помощью операции логического умножения

Р = А а В.

Выведем формулу для вычисления суммы. Значения суммы более всего совпадают с результатом операции логического сложения (кроме случая, когда на вход подаются две единицы, а на выходе должен получиться нуль).

Нужный результат достигается, если результат логического сложения умножить на инвертированный перенос. Таким образом, для определения суммы можно применить выражение (см. сложение по модулю 2):

5 = Л V В а А а В.

На основе полученных логических выражений можно построить схему полусумматора из базовых логических элементов.

Из логической формулы для суммы следует, что на выходе должен стоять элемент логического умножения «И», который имеет два входа. На один из входов подается результат логического сложения исходных величин, т. е. на него должен подаваться сигнал с элемента логического сложения « ИЛИ».

На второй вход требуется подать результат инвертированного логического умножения исходных сигналов А л В, т. е. на второй вход подается сигнал с элемента «НЕ», на вход которого поступает сигнал с элемента логического умножения «И».

Данная схема называется полусумматором, так как реализует суммирование одноразрядных двоичных чисел без учета переноса из младшего разряда (рис. 1.18).

А в S А В

а б

Рис. 1.18. Полусумматор: а — обозначение на схемах; б — реализация

Полный одноразрядный сумматор. Полный одноразрядный сумматор должен иметь три входа: а0 Ь, — слагаемые и — перенос из предыдущего разряда, и два выхода: сумма 5, и перенос р,. Порядок функционирования схемы приводится в табл. 1.29.

Таблица 1.29. Таблица сложения для полного одноразрядного сумматора

Слагаемые

Входящий перенос

Выходящий перенос

Сумма

Я/

bi

Л л

Pi

$

0

0

0

0

0

0

0

1

0

1

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

1

0

1

1

1

1

0

1

1

1

1

1

- Л-1

БМ

$ -

- л

- Ь,

л -

а

Л- 1 а1 Ь Л| Л-1 а, Ь,

Л

Одноразрядный сумматор

Рис. 1.19. Одноразрядный сумматор:

й — обозначение на схемах; б — реализация на логических сборках; в — реализация на полусумматорах

Последовательность построения полного сумматора такая же, как и полусумматора. Перенос реализуется с помощью следующей формулы:

Рг =(Я/ Л bi)v (я, А /?,_!) V (Ь,- А

Логическое выражение для вычисления суммы в полном сумматоре принимает следующий вид:

5,. = (а,- V Ь, V ) А V (я,. А Ь; А /?м).

В соответствии с принципами построения схемы по произвольной таблице истинности (см. табл. 1.24, рис. 1.13) можно построить схему полного двоичного одноразрядного сумматора (рис. 1.19, б).

 
< Пред   СОДЕРЖАНИЕ     След >